Mac 上的 VMware Fusion 设置静态 IP 没有 Windows 上那么方便，记录一下设置过程。

建议设置静态 IP 后配合秘钥登录使用。

最近接触了 Verilog-A。记录一下 Cadence AMS-Designer 数模混合的仿真过程。需要用到的软件有 Cadence IC617, INCISIVE152。

之前在 Mac 上写 LaTex，一直用 Sublime 编写，用 TexPad 编译，TexPad 虽然很好用，界面也很好看，然而它是付费软件，一直用着**版总觉得心里过意不去，就想着替代的方案。

LaTex 可以直接用命令编译，可以写一个脚本，把编译命令放在里面，为了之前写本科毕业论文就是这样做的，然而这样还是不太方便，太 Geek 了。

直到我把文本编辑器从 Sublime 换成 VSCode 后，发现 VSCode 真是太强大了，可以把 LaTex 编写和编译都一起做了，方法如下。

MASH & HK-MASH & SP-MASH 对比

PLL 中的 DSM 可以用全数字的方法实现，因此可以用 Simulink 工具建模，进行功能仿真和功率谱仿真，再用 Verilog 实现。

整数分频锁相环中，生成频率的最小分辨率为参考频率，为了提高分辨率就要降低参考时钟的频率；而锁相环的带宽通常要小于参考频率的 \(1/10\), 因此整数分频锁相环的带宽受分辨率的限制只能很窄。

目前主流的有两种方案解决整数分频锁相环中分辨率和带宽矛盾的问题：欠采样整数型锁相环和分数型锁相环。

电荷泵是锁相环中重要的一个模块，其主要功能是将鉴频鉴相器 (PFD) 输出的时钟相位差值转化为电荷，将其传到环路滤波器，从而产生控制 VCO 的电压。下图是一个电荷泵的工作原理。

在 PLL 中，分频器负责将较高频率的 VCO 输出信号转换为与基准频率相近的信号，以进行相位比较。分频器通常消耗 PLL 中 VCO 之后的大部分功率，因此设计出低功耗的分频器有助于降低 PLL 的功耗。在高频中，注入锁定分频器 (injection-locked frequency divider, ILFD) 和再生分频器 (regenerative dividers) 比较常见。而基于 D 触发器 (D flip-flop, DFF) 的分频器由于其工作速度的限制通常用于预分频之后的低频率的分频。与高频分频器相比，DFF 分频器具有更低的功耗和更高的锁定范围。在 DFF 中，真单相时钟控寄存器 (true single phase clock, TSPC) 仅使用单相时钟，避免了时钟重叠的影响。

单级放大器可以分为四种基本类型：

• 共源结构；
• 共栅结构；
• 源级跟随器；
• 共源共栅结构；

在模拟电路中，电流源的设计是基于对基准电流的“复制”，其前提是存在一个精确的电流源可以利用。这里讨论电流复制的过程。